Xilinx FPGA (11) 썸네일형 리스트형 vsim 참고 스크립트 vsim script From the vsim launch command, You can see that reference to the secureIP library is missing which is causing this error. Upon adding the following switch -L secureip the issue can be resolved. Referencing to the vsim command, the complete command should be: vsim "+notimingchecks" -t 1ps -voptargs="+acc" -L work -L vivado_libs_questa/simprims_ver -L vivado_libs_questa/unimacro_ver -L .. Aurora IP 오로라 IP를 만들고 붙이는 과정을 KintexUltraScale 을 예를 들어 정리해 본다. 여기서 GT Quard 선택이 애매한데 이건 데이터 시트를 찾아서 해당 회로의 위치를 지정해야 한다. 본 예시의 경우는 226번을 사용할 경우 이다. 이렇게 설정해 주면 완료. 이 예제는 프레이밍 모드 일 경우 인데 다 필요 없이 인터 컨넥션은 아래를 참고하면 된다. aurora_8b10b_0 aurora_8b10b_0 ( // AXI TX Interface .s_axi_tx_tdata (read[31:0]), // in: Board to PC Data (read action) .s_axi_tx_tkeep (4'hF), // in: Last burst byte .s_axi_tx_tvalid (read_en), .. MIG 생성 PCIe Timing Write Read PCIe Block Design 1. 목표 2. PCIe IP 생성 Kintex Ultra Scale 기준. 1. 2. 3. 4. 5. 6. 7. VIVADO 에서 Digilent Cable을 2개 이상 연결시 FPGA down load VIVADO 에서 HW manager 를 열면 보통 1 project 와 1개의 down load cable 이 연결되는 것이 일반적인데, 2개 이상 연결되어 있다면 각 각 따로 따로 제어 할 수 있다. 만약 보드상의 전원을 off 했다고 on 하거나 또는 두개중 하나의 케이블이 연결되어 있다면 cable refresh 상에서 cable를 따로 선택해서 해주어야 한다. 그림에서 보면 케이블 단위로 클릭 후 마우스 우측 버튼을 클릭하면 서브 메뉴가 뜨는데, 케이블 단위면 Refresh Target으로 뜨고 상위 텝을 클릭하면 Refresh Server로 표기된다. 만약 어느 하나라도 연결이 되지 않은 상태에서 Refresh Server를 하면 Error가 나는데 이경우는 연결된 부분에서면 refresh t.. VIVADO XDC Timing Clock Async. 지정 2개 이상의 Clock Domain Crossing 이 존재 할 경우 이들이 서로간 타이밍 정의 가 필요 없으면 Async. Path를 지정해서 timing error 및 PnR 시간을 줄일 수 있다. 먼저 합성 후 좌측 패널에서 하위 메뉴를 열면 메뉴중에 Report Clock Interlaction 메뉴가 있는데 이를 선택한다. 그러면 친철하게 현재 디자인 중인 프로젝트의 클럭간 관계가 나온다. 이중에서 정의가 안되 있으면 위처럼 붉은색으로 표시가 되는데 여기서 마우스 우측 버튼을 누른다. (여기서 붉은색은 X축과 Y축의 Clock 간 domain crossing이 발생한다는 이야기 이다.) 메뉴중에 Set Clock Group을 선택한다. 그러면 그룹이름을 지정하라고 나오는데 1. 적당한 이름을 넣.. VIVADO Tool Input Timing constraint VIVADO 에서 input timing constraint를 주려고 보면 예전 ISE등을 사용하던 사람한테는 좀 낯설다. 이것에 대해서 아래의 그림을 참고하여 XDC에 적용하여 넣어 주자. 먼저 System Sync.다 System Sync.는 외부 Clock을 기준으로 Data를 입력 받는 경우를 말한다. 즉, 타이밍적으로는 같은 Clock인데, Clock 을 입력받는 곳과 Data를 입력 받는 곳이 다른 경우 이다. 1. System Sync. SDR Rising Edge 를 기준으로 줄 경우 처음 이 그림을 보면 뭔가 예를 잘못 들은 것 같은 느낌 일 것이다. 이 그림에서 의미하는 타이밍은 위의 노란색 F/F 이 아니라 위의 F/F 으로 데이터를 보내는 전단의 F/F의 Clock to Q를 Del.. Kintex UltraScale IODELAY Kintex UltraScale 제품의 경우 이전의 Virtex5 제품과 다르게 Time mode라는 것을 지원한다. 자기가 주변의 온도등을 고려해서 목표 값을 10ps 정도의 resolution을 유지한다는 것 인데, 이런 기능 때문인지 IODELAY Reference Clock이 Virtex5 제품과 다르다. 아래의 사양을 참고하자. Virtex 5에선 Fref. 에 값을 DLL로 걸어서 IODELAY의 resolution이 결정 되었지만, IODELAY resolution이 Kintex UltraScale에선 Fref.와 관계가 없음에 유의하자. 이것을 Time mode가 아닌 CNT_VAL 모드를 사용하더라도 마찬가지 이다. 표의 아래에 resolution이 2.5ps ~ 15ps 인 점을 항상 .. 이전 1 2 다음 목록 더보기
