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Xilinx FPGA

VIVADO XDC Timing Clock Async. 지정

2개 이상의 Clock Domain Crossing 이 존재 할 경우 이들이 서로간 타이밍 정의 가 필요 없으면

Async. Path를 지정해서 timing error 및 PnR 시간을 줄일 수 있다.

 

먼저 합성 후 좌측 패널에서 하위 메뉴를 열면 

 

VIVADO Synthesis 메뉴

메뉴중에 Report Clock Interlaction 메뉴가 있는데 이를 선택한다.

 

Clock Domain Crossing

 

그러면 친철하게 현재 디자인 중인 프로젝트의 클럭간 관계가 나온다.

이중에서 정의가 안되 있으면 위처럼 붉은색으로 표시가 되는데 여기서 마우스 우측 버튼을 누른다.

(여기서 붉은색은 X축과 Y축의 Clock 간 domain crossing이 발생한다는 이야기 이다.)

메뉴중에 Set Clock Group을 선택한다.

Set Clock Group 메뉴

 

그러면 그룹이름을 지정하라고 나오는데

1. 적당한 이름을 넣어주고 

2. 하단에 콤보 박스에 asynchronous 를 선택하고 (기본적으로 지정되어 있긴하다)

3. 아래의 Command 메뉴에 마우스 우측 버튼을 눌러

    (빈 공간을 잘 클릭 해야 전체 색깔이 칠해 지므로 드래그를 잘 하거나 다른 곳을

     클릭 했다고 에디트 박스의 빈공간을 클릭하면 택스트의 전체 선택이 된다.)

4. copy 명령를 실행 하고 

5. XDC 파일에 paste 해서 추가해 준다.